0.35um 3.3V/5V Process
0.35um 3.3V/5V embedded Logic NVM Process
0.35um 3.3V/5V embedded Logic NVM Process
Bei diesem Verfahren handelt es sich um ein Dual GOX-Verfahren mit 3.3-Volt- und 5-Volt-Geräten für Logikprodukte, hochohmigen Poly2-, PIP-Kondensatoren sowie Bipolar für Analogdesigns. Dieses Verfahren wird mit 3.3 Volt MTP NVM-IP von YMC kombiniert, um Maskenkosten zu minimieren. Das NVM-IP von YMC besteht aus den drei Speichertyparten (1) EEPROM (2) Flash (3) MTP, und es bietet IP mit einer Speicherdichte im Bereich zwischen 256x8 Bit und 16Kx16 Bit. Dieses Verfahren wird häufig für Mikrocontroller-Produkte (MCU) verwendet. Zur Nutzung eines digitalen Schaltkreisdesigns gibt es eine 3.3-Volt- und 5-Volt-Standardzellenbibliothek sowie einen 3.3-Volt-SRAM-Compiler-Dienst.
Design Kits
| Design Kits | Vender | Tools / Version | |
|---|---|---|---|
| SPICE | - | HSIPCE | BSIM3V3 (L49) |
| Spectre SPICE | |||
| DRC | Mentor Graphics | Calibre | |
| LVS | Mentor Graphics | Calibre | |
| LPE | Mentor Graphics | Calibre | |
| Cell Library | - |
0.35um 3.3V Standard Cell / IO Cell Library |
|
| NVM IP |
YMC (MTP, Flash, EEPROM) |
Density 256 X 8 bits ~ 16K X 16 bits Byte Write / Byte Read Extra Low Read Voltage ~1.2V Endurance >100K |
|
| SRAM | - |
0.35um 3.3V SRAM compiler (64 x 2bits ~ 4K x 8 bits) |
|
| Mismatch Report | - | 0.35um 3.3V mismatch report | |