N32926U1DN

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N32926U1DN是为了加速影音流媒体播放效能而特别设计的,其内嵌的硬件H.264 和MJPEG编解码器以及AAC加速器和声音处理单元(SPU)特别适合以音视频流媒体为主的云端多媒体应用方案。而内置的视频解码器和音频编解码器也将在提升整体性能的同时减轻CPU的运算负担并降低功耗。

N32926U1DN使用ARM926EJ-S内核,其内部集成的H.264 编解码器、以太网接口、JPEG解编码器、CMOS摄像头接口、32 通道的声音处理单元(SPU)、ADC、DAC和TV编码器不仅可以满足各种应用需求,还能减少生产方面物料成本。而 240MHz主频的ARM926内核与DDR2内存、H.264编解码器、AAC加速器、SDIO Host控制器和USB 2.0 Host/Device高速接口的结合,使得N32926U1DN成为流媒体方案的最佳选择。

N32926U1DN使用Linux操作系统以方便驱动程序更新或添加新的功能,例如WiFi、浏览器等。另一方面,开源代码也使得产品开发更加灵活。新唐持续对Linux系统的优化,为提供客户高性价比的音视频流媒体方案。不仅如此,其合作厂商的USB、SDIO WiFi模组也被集成用于如智能手机、平板、笔记本电脑或智能电视中的WiFi流媒体应用中。

N32926U1DN支持最大分辨率D1(720x480)的电视信号输出或 1024x768 的TFT LCD输出。随着流媒体应用的分辨率需求越来越高,H.264 视频压缩标准的高压缩比成为在带宽有限情况下的最佳选择。N32926U1DN的芯片设计为大量使用WiFi、以太网以及非标准RF等方案的流媒体应用提供高性价比的市场定位。例如在2.4GHz应用方面,提供了硬件CRC生成器和校验引擎,可以降低CPU的负载和功耗,此外,内部集成的硬件信道编码引擎如scrambler、Inter-lever、Reed-Solomon和Convolutional等编解码器,可以让让流媒体数据在2.4GHz频带上的传输更为稳定顺畅。

为了降低系统设计的复杂度和降低制造成本,N32926U1DN采用了128-pin LQFP的多芯封装,其内部堆叠了 32Mbx16 DDR2内存的多芯封装在确保高效能的同时也减少了系统设计难度,比如EMI或噪音抑制。全部的物料成本通过PCB双面板、较小的PCB空间、阻尼电阻及EMI防护元件等的减少而降低。

规格数据

  • 规格数据

  • 名称 版本 更新 下载
  • N3292x Data Sheet - A3 (web) 3.0  Wed Mar 05 13:17:45 CST 2014
  • 在线训练

  •   名称 日期 在线认证
  • 2017新唐科技NuMicro微控制器新產品與應用研討會_基於Arm Mbed之物聯網全面解決方案&NuMicro創新方案 Fri Dec 01 11:18:00 CST 2017

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Part No. Check Disty Raw NAND I/F, ECC bits NAND Flash, No. of ECC bits CPU Max Speed I Cache D Cache SRAM Stacked SDRAM (bit) SPI Flash I/F SD / SDIO 1.1 Host (12 Mbps) USB 2.0 Host (480 Mbps) Device (FS / HS) 2D GFX JPEG Codec Video Codec RGB Color (bits) Max. Resolution SAR ADC 24-bit Σ-Δ ADC ADC for MIC Input Touch Panel (Wire) Stereo DAC (bits) JTAG Ethernet 10/100 MAC CMOS Sensor1 GPIO (Max) UART I2C SPI RTC PWM TV Output I2S Core Voltage (V) I/O Voltage (V) Package Status I/O I2S/ AC97 ADC Operating Temp. Range (°C ) SDRAM NOR Flash SPI Flash, No. of I/O Pins ATAPI USB 2.0 HS Device 2D Graphics TFT LCD Speed (Samples per second) Touch Screen Controller LVD/LVR External Bus Interface KPI PS2 PCI Master
N32926U1DN Check Disty 24   926 240 MHz 8K 8K 8K 32Mx16 DDR2 Y 3(two hardware host controllers) 1 1 HS   Y H.264 Codec MJPEG Codec 24 XGA(1024 x 768) Y(supports 12-bit SARADC)   Y(support optional channel for audio line-in) 4/5 16 Y Y Y(CCIR601 / CCIR656 I/F, 3M pixel) 80 2 1 2(Only one hardware SPI controller to support two SPI device with two chip selection signals) Y 4 Y Y 1.2 3.3 LQFP-128 (MCP) Mass Production                                    

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